Rambus đã thông báo rằng họ có thể cung cấp một giải pháp toàn diện và tối ưu hóa được thiết kế cho PCIe 5.0 và tương thích ngược với PCIe 4.0, 3.0 và 2.0. Giao diện PCIe 5.0 sẽ bao gồm cả PHY và bộ điều khiển kỹ thuật số để cho phép tích hợp SoC dễ dàng trong thời gian nhanh hơn. Rambus tuyên bố PHY được thiết kế trên quy trình 7nm sẽ cho hiệu suất, hiệu năng trong lớp sản phẩm.
“Các giải pháp giao diện bộ nhớ và giao diện SerDes tốc độ cao của chúng tôi mang đến những tiến bộ đáng kinh ngạc trong các ứng dụng hiệu năng chuyên sâu như AI, trung tâm dữ liệu, HPC, lưu trữ và kết nối mạng.” phát biểu của Hemant Dhulla, phó chủ tịch kiêm tổng giám đốc các lõi IP tại Rambus. “Hiện tại, chúng tôi đã bổ sung PCIe 5 vào danh mục giải pháp giao diện tốc độ cao hàng đầu trong ngành, mang đến cho các nhà sản xuất chip một công cụ khác để giải phóng sức mạnh của các thiết kế của họ.
Rambus gần đây cũng đã thâu tóm Northwest Logic mà sẽ cung cấp lõi bộ điều khiển kỹ thuật số hiệu suất cao cho PCIe 5.0 mới. PHY và bộ điều khiển kỹ thuật số có thể được cung cấp dưới dạng giải pháp tích hợp, chứng nhận toàn diện hoặc các cấp phép bản quyền riêng để sử dụng với giải pháp bên thứ ba tuân thủ PIPE 5.2.
Các tính năng và lợi ích chính của giao diện Rambus PCIe 5.0 gồm:
- Tích hợp bộ điều khiển kỹ thuật số và PHY hợp lệ cho các giao diện giải pháp tùy chỉnh.
- Được xây dựng với các phương pháp thiết kế đã được chứng minh của Rambus cho các giao diện PCIe.
- Băng thông 32GT/s mỗi đường với băng thông 128GB/s trong cấu hình x16
- Tương thích ngược với PCIe 4.0, 3.0 và 2.0
- Hỗ trợ liên kết Compute Express Link
- Bộ thu phát và bộ thu phát đa trạm tiên tiến
- Hiệu suất và năng lượng tốt nhất phân khúc
- Hỗ trợ các ứng dụng hiệu năng chuyên sâu như AI, trung tâm dữ liệu, HPC, lưu trữ và kết nối mạng 400GbE
- Giải pháp PCIe 5.0 của Rambus được đóng gói trên quy trình 7nm FinFET tiên tiến.
Những thông tin chi tiết đầy đủ về giao diện PCIe 5.0 của Rambus có thể được xem thêm tại trang chính thức của Rambus
